L’objectif est d’apporter les compétences et le savoir-faire nécessaires pour concevoir et coder des modules HDL pour des architectures FPGA complexes afin de cibler la mise en œuvre de protocoles de communication à haut débit utilisant les émetteurs-récepteurs (transceivers) intégrés dans un FPGA.
Cette formation s’adresse aux ingénieurs Firmware / FPGA qui ont l’intention de maîtriser les transceivers FPGA au niveau système pour l’établissement d’une communication haut débit.
Prérequis
Des connaissances en électronique générale, en VHDL ou en Verilog et en architecture FPGA.
Configuration
- Ordinateur récent (i5 ou i7)
- Windows 10 64 bits
- Minimum 6 GO de RAM
- Résolution recommandée : 1920 x 1080
Moyen Pédagogique
- Présentiel ou à distance
- Présentation par vidéo projecteur et partage de l’écran du formateur
- Fourniture du manuel de formation (théorique et exercice)
- Fourniture pour la prise de note et une clé USB pour la sauvegarde des fichiers de formation
- AMD (Xilinx) Vivado System Edition
Encadrement
Ingénieur électronique depuis 25 ans – Expert en conception FPGA et en communication haut débit
Sanction et modalité de suivi
- Fiche de présence émargée
- Enquête de satisfaction
- Remise d’une attestation avec évaluation des acquis
Contenu
Jour 1
- Architecture et ressources des transceivers (exemple AMD)
- Approfondissement des blocs transceivers (exemple Kintex/Virtex 7, Zynq UltraScale+ MPSoC)
- Exigences de l’horloge de synchronisation des transceivers
- Exigences des transceivers FPGA pour le routage d’un circuit imprimé
Jour 2
- Approfondissement sur les schémas de codage utilisés pour la communication à haut débit (8b/10b, … 128b/130b)
- Mise en place dans le FPGA des protocoles de communication à haut débit les plus utilisés (JESD204B, CPRI, Aurora, PCIe…)
- Les protocoles AXI4, AXI stream et le Network on-Chip (NoC) Communication à Packet et à latence déterministe
Jour 3
- Interfaçage des transceivers avec des modules externes ADC/DAC/Optique/…
- Techniques de synchronisation multi-voies entre transceivers Contrôle de plusieurs transceivers à partir d’un CPU embarqué
- Interfaçage FPGA avec des mémoires externes haut-débit
Nous viserons à réaliser 4 exercices parmi la liste ci-dessous :
- Analyse de l’IBERT d’une liaison haut-débit et rattrapage des imperfections du PCB
- Interfaçage et synchronisation du FPGA avec ADC/DAC parallèle haute vitesse
- Interfaçage et synchronisation FPGA avec ADC/DAC multi-voies haute vitesse
- Implémentation d’une liaison optique Multi-Gigabit avec les transceivers
- Interfaçage avec les transceivers FPGA à partir du CPU interne
- Implémentation d’un « eye-scan » software à partir du CPU interne
